Qué señales deben ser restringidas por FPGA

Las restricciones más utilizadas son las restricciones de posición de pines IO y las restricciones de amplitud de nivel, que son relativamente fáciles de entender y requieren poca explicación. Además, esto es una limitación en la red de reloj. Esto es muy importante. Por ejemplo, en su sistema, el reloj del circuito del controlador es 27M, entonces necesita agregar una declaración de restricción similar a la siguiente al archivo de restricción.

NET REF_clk 27m TNM_NET = REF_clk 27m_grp;

TIMESPEC TS_REF_clk 27m = PERIOD REF_clk 27m_grp: 37 ns alto 50 ;

De esta manera, cuando la herramienta se conecta, sabrá que todas las redes impulsadas por este reloj deben cumplir con el requisito de al menos 27 M de velocidad con un ciclo de trabajo de 50. Si el cableado se realiza al azar, la inversión de la señal puede ser lenta o el retraso puede ser largo y el tiempo de configuración puede ser insuficiente, lo que puede causar errores de sincronización en la práctica. En términos generales, es mejor agregar restricciones similares a la red de reloj de más de diez megabytes. Solo en el reloj, la herramienta lo ayudará a agregar restricciones a todas las redes que maneja.

Además, las restricciones comúnmente utilizadas incluyen retraso, sesgo, etc. Específicamente, puede descargar un documento especial sobre Constains del sitio web de Xilinx para obtener más información.