¿Cuál es la estructura interna de una tarjeta de memoria y cuál es el principio de lectura y escritura de datos?

La memoria dinámica de lectura-escritura (DRAM) se utiliza ampliamente en microcomputadoras debido a su rápida velocidad, alta integración, bajo consumo de energía y bajo precio. Pero la memoria dinámica tiene principios de funcionamiento diferentes a los de la memoria estática. Se basa en la carga y descarga de condensadores parásitos internos para memorizar información. Cuando el condensador está cargado, es un 1 lógico y cuando no está cargado, es un 0 lógico. Para obtener más información sobre los principios básicos de la RAM dinámica, haga clic aquí. Existen muchas series de memorias dinámicas, como serie 61, serie 37, serie 41, serie 21, etc. La imagen muestra el diagrama de pines del chip 2164. Apunte el mouse al pin correspondiente para ver su función de pin correspondiente. Es un chip DRAM de 64K y 1 bit. Cuando se conectan 8 chips en paralelo, se puede formar una memoria dinámica de 64KB.

Cada chip tiene sólo una línea de datos de entrada y sólo 8 pines de dirección. Para formar una dirección de 64 K, se debe diseñar especialmente un circuito de formación de direcciones entre el bus de direcciones del sistema y los cables de dirección del chip. La señal del bus de direcciones del sistema se puede agregar a los ocho pines de dirección en forma de tiempo compartido, y las celdas de memoria en el chip se seleccionan con la ayuda de los pestillos de fila, los pestillos de columna y los circuitos de decodificación dentro del chip. depende de lo generado por un circuito de dirección externo.

Cuando se van a leer datos del chip DRAM, la CPU primero agrega la dirección de fila a A0-A7 y luego envía la señal de bloqueo RAS. El flanco descendente de la señal bloquea la dirección dentro del chip. . Luego agregue la dirección de la columna a A0-A7 del chip y luego envíe la señal de bloqueo CAS. La dirección de la columna también se bloquea dentro del chip en el flanco descendente de la señal. Luego mantenga WE = 1, los datos se generarán y mantendrán mientras CAS sea válido.

Cuando es necesario escribir datos en el chip, las direcciones de fila y columna bloquean RAS y CAS dentro del chip. Luego, WE es válido y los datos a escribir se agregan y se escriben. la unidad de almacenamiento seleccionada.

Dado que el condensador no puede mantener la carga sin cambios durante mucho tiempo, cada celda de memoria del circuito de memoria dinámica debe volver a leerse periódicamente para mantener la carga estable. Este proceso se denomina actualización de la memoria dinámica. La actualización de DRAM en máquinas PC/XT se implementa mediante DMA. Primero, el contador 1 del temporizador programable 8253 se usa para generar una solicitud DMA cada 1 a 12 μs. Esta solicitud se agrega al canal 0 del controlador DMA. Cuando se responde a la solicitud del canal 0 del controlador DMA, el controlador DMA envía una señal de dirección de actualización para realizar una operación de lectura en la memoria dinámica y actualiza una fila cada vez que se lee.

Existen muchos tipos de memoria de sólo lectura (ROM). Debido a la gran capacidad de almacenamiento de EPROM y EEPROM, se pueden borrar varias veces y reprogramar para escribir contenido nuevo, lo cual es muy conveniente de usar. En particular, los fabricantes proporcionan a los usuarios borradores, programadores o tarjetas de programación separados conectados a varias microcomputadoras, lo que facilita enormemente a los usuarios. Por lo tanto, este tipo de memoria de sólo lectura ha sido muy utilizada. 7. Tiempo de funcionamiento de la RAM

Para garantizar que la memoria funcione con precisión, la dirección, los datos y las señales de control agregadas a la memoria deben cumplir con varias condiciones límite de tiempo.

La Figura 7.1-3 muestra la relación de tiempo del proceso de lectura de RAM. El proceso de operación de lectura es el siguiente:

Agregue la dirección de la unidad a leer al terminal de entrada de dirección de la memoria

Agregue una señal de selección de chip válida

En línea Agregue un nivel alto y, después de un retraso, el contenido de la unidad seleccionada aparece en el terminal de E/S.

Haga que la señal de selección de chip CS sea inválida, el I/; El terminal O está en un estado de alta impedancia y esta lectura El proceso de salida finaliza.

Debido al retraso en el búfer de direcciones, el decodificador y el circuito de entrada/salida, después de agregar la señal de dirección a la memoria, se debe esperar un período de tiempo tAA antes de que los datos puedan transmitirse de manera estable a el terminal de salida de datos. Este período de tiempo se denomina tiempo de acceso a la dirección. Si el terminal de entrada de dirección RAM ya tiene una dirección estable y se agrega una señal de selección de chip, el intervalo de tiempo desde que la señal de selección de chip es válida hasta que los datos se emiten de manera estable se registra como tACS.

Obviamente, al realizar una operación de lectura de memoria, solo después de agregar las señales de dirección y selección de chip y después de esperar tAA y tACS respectivamente, el contenido de la unidad de lectura puede aparecer de manera estable en el terminal de salida de datos. Estas dos condiciones deben cumplirse en. al mismo tiempo. En la figura, tRC es el ciclo de lectura, que representa el intervalo de tiempo requerido para que el chip realice dos operaciones de lectura consecutivas.

La forma de onda de sincronización de la operación de escritura se muestra en la Figura 7.1-4. El proceso de operación de escritura es el siguiente:

Agregue la dirección de la unidad a escribir en el terminal de entrada de dirección de la memoria

Agregue un nivel válido a la señal de selección de chip CS; terminal para habilitar la luz estroboscópica de RAM

Agregue los datos que se escribirán en el terminal de entrada de datos

Agregue un nivel bajo a la línea para ingresar al estado de escritura;

Habilitar la señal de selección de chip No es válido, la línea de entrada de datos vuelve al estado de alta impedancia.

Dado que cuando la dirección cambia, la nueva dirección tarda un tiempo en estabilizarse. Si se agrega la señal de control de escritura (es decir, baja) durante este período, es posible que los datos se escriban por error en otras unidades. . Para evitar que ocurra esta situación, la dirección debe permanecer estable durante un período de tiempo tAS antes de que la señal de control de escritura sea válida. Este período se denomina tiempo de establecimiento de dirección. Al mismo tiempo, después de que falla la señal de escritura, la señal de dirección debe mantenerse durante al menos un tiempo de recuperación de escritura tWR. Para garantizar la escritura en el chip de memoria más lento, el tiempo efectivo de la señal de escritura no debe ser menor que el ancho del pulso de escritura tWP. Además, los datos escritos deben permanecer estables dentro del tiempo tDW de la señal de escritura y continuar manteniendo el tiempo tDH después de que falla la señal de escritura. El ciclo de escritura tWC también se proporciona en el diagrama de tiempos, que refleja el intervalo de tiempo mínimo requerido para dos operaciones de escritura consecutivas. Para la mayoría de las memorias de semiconductores estáticas, el ciclo de lectura y el ciclo de escritura son iguales, generalmente de decenas a decenas de ns.

ddr transmite datos dos veces en un ciclo de reloj

ddr2 transmite 4 veces en un ciclo de reloj

Entonces, el ancho de banda de ddr2 es el doble que el de ddr al mismo tiempo frecuencia