¿Por qué los chips de memoria necesitan señales de selección de chip y cuáles son sus conexiones con el bus del sistema? ¿Cuáles son las ventajas y desventajas de cada una de estas conexiones?
La interfaz externa TMS320F2812 (XINTF) utiliza un bus de modo asíncrono no multiplexado, que es similar a la interfaz externa de C240x, pero se ha mejorado:
1) En la serie TMS320LF240x, el espacio de programa, el espacio de datos y el espacio de E/S se asignan en la misma dirección (0000~FFFF), con una dirección direccionable máxima de 192 KB. (En la serie TMS320LF240x, el espacio de programa, el espacio de datos y el espacio de E/S se asignan en la misma dirección (0000~FFFF), con una direccionabilidad máxima de 192 KB. Su acceso se distingue por diferentes instrucciones, por ejemplo, I externo. / O espacio Se puede acceder a través de instrucciones IN o OUT; en TMS320F2812, la interfaz externa está asignada a cinco espacios de almacenamiento independientes XZCS0, XZCS1, XZCS2, XZCS6 y XZCS7. Cada espacio de almacenamiento tiene una dirección independiente y una dirección máxima
② En TMS320F2812, algunos espacios de almacenamiento*** usan 1 señal de selección de chip, como Zone0 y Zone1*** usan XZCS0AND1, Zone6 y Zone7*** usan XZCS6AND7. Cada espacio puede configurar las señales de lectura y escritura. Independientemente del tiempo de configuración, cada espacio puede establecer de forma independiente el tiempo de activación y el tiempo de retención de las señales de lectura y escritura.
El tiempo de las operaciones de lectura/escritura en cualquier espacio externo se puede dividir en tres partes: configuración. , activación y retención, como se muestra en la Figura 1 y la Figura 2. Durante la fase de arranque, la señal de selección de chip utilizada para acceder al espacio de memoria disminuye y la dirección se envía al bus de direcciones (XA). se puede configurar en hasta 6 ciclos XTIMCLK. Durante la fase de activación, el dispositivo externo se lee o escribe, las señales de lectura y escritura correspondientes (XRD y XWD) disminuyen y los datos se envían al bus de datos (XD). De forma predeterminada, el tiempo de lectura y escritura de esta etapa se establece en 14 ciclos XTIMCLK. La etapa de seguimiento (rastreo) significa que las señales de lectura y escritura alcanzan un nivel alto, pero la señal de selección de chip permanece en un nivel bajo durante un período de tiempo. El tiempo predeterminado de esta etapa está configurado en .6 ciclos XTIMCLK. Por lo tanto, el tiempo de XINTF debe configurarse de acuerdo con el tiempo de la interfaz del dispositivo externo para que el dispositivo externo pueda leerse y escribirse correctamente.