¿Qué idioma es mejor usar vhdl o verilog para aprender CPLD?

Yo personalmente uso el lenguaje VHDL. En comparación con Verilog, VHDL es más riguroso y el modelo de lenguaje de Verilog es muy similar al lenguaje C y es más flexible.

Desde una perspectiva de diseño, Verilog se utiliza a menudo para diseñar circuitos integrados de pequeña a gran escala, mientras que VHDL prefiere el diseño de circuitos integrados de mediana a muy gran escala.

A juzgar por el uso doméstico actual, Verilog se usa principalmente en el desarrollo en áreas costeras y, por supuesto, también hay muchos que usan VHDL.

Desde una perspectiva estándar, Verilog es un lenguaje de programación de hardware publicado por CADENCE y actualmente figura como uno de los estándares IEEE. El lenguaje VHDL fue creado con financiación del Departamento de Defensa de EE. UU. y también es un IEEE. estándar El primer lenguaje de descripción de hardware especificado como especificación.

No existe una distinción buena o mala entre los dos. Mira las personas que te rodean o tus necesidades laborales futuras, cuál es más utilizada, solo usa ese lenguaje :)

Espero que te ayude~