Cuénteme sobre la velocidad de computación de la CPU y los circuitos digitales como FPGA. Alguien que entienda de arquitectura por favor explique.

1. Diez billones de veces por segundo, el concepto en sí es relativamente vago. Si el fabricante de la CPU es responsable, normalmente indicará 10 billones de instrucciones por segundo (MIPS - megabits por segundo) o 10 billones de operaciones de punto flotante (MFLOPS - megabits por segundo).

2. Como máximo se debe ejecutar una instrucción por ciclo de reloj, aunque sea multinúcleo, es decir, multiplicada por el número de núcleos.

3. El retraso del ASIC de puerta CMOS NAND general está en el nivel ns. En términos generales, el tiempo NAND implementado en FPGA será más corto, menos de 1 ns. Este valor es diferente para diferentes FPGA.

4. Se implementa mediante un bucle de bloqueo de fase en chip y es un circuito analógico.

5. FPGA también debe utilizar su PLL integrado interno (Xilinx también se puede implementar con DLL) para lograr la multiplicación de frecuencia, que no puede ser procesada por recursos lógicos ordinarios.

6. El autor cometió un error conceptual en este tema. Las puertas AND son lógicas combinacionales y no existe la frecuencia de reloj. La frecuencia se utiliza en lógica secuencial.