¿Es necesario restringir el reloj de salida del bucle de bloqueo de fase en Gowin FPGA?

Obligatorio. Al diseñar utilizando Gowin FPGA, si necesita restringir el reloj de salida del bucle de bloqueo de fase (reloj de salida PLL), se recomienda realizar restricciones de reloj. Porque las restricciones de reloj pueden ayudar a FPGA a lograr un análisis, diseño y enrutamiento de temporización correctos, mejorando así el rendimiento y la estabilidad del circuito.