El pestillo está diseñado utilizando VHDL en QuartusII o Altium Designer.
El pestillo de n bits está bloqueado en alto
La entidad my_latch es
Genérico(n:positive:=8);
Puerto (por ejemplo: en ? Bit ;
? d:In? Bit_Vector(n-1 hasta 0);
? q:OUT Bit_Vector(n-1 hasta 0));
FIN de mi _ pestillo
La arquitectura del pestillo de mi pestillo es
Iniciar
Proceso (p. ej., d)
Iniciar
Si eg='1', entonces
q & lt= d;
Finalizar SI;
Finalizar el proceso;
Pestillo FINAL _ por ejemplo