Programación VHDL de decodificadores 3-8

biblioteca ieee;

use ieee.std_logic 1164.all;

el archivo de entidad es

puerto(INT_ad:in std_logic_vector(2downto0 );

salida:out std_logic_vector(7downto0);

EN:in std_logic;

D:in std_logic;)

fin entidad sllre;

la arquitectura jh de sllre es

señal sel:std_logic_vector(3downto0);

comenzar

proceso((INT_ad, EN);

comenzar

si EN ='1' entonces

case(INT_ad) es

cuando "000"=> salida<="00000001";

cuando"001"=>salida<= "00000010";

cuando "010"=>salida<="00000100";

cuando "011"=>salida<="00001000";

cuando "100"=>salida<="00010000";

cuando "101"=> salida<="00100000";

cuando "110"=>salida<="01000000";

cuando "111"=>salida<="10000000";

cuando otro=>null;

fin de caso;

else

salida<="00000000";

fin if;

finalizar proceso;

finalizar arquitectura jh;