Código fuente de Fpgaverilog

El programa solo se ejecuta una vez. Se recomienda utilizar un disparador T para bloquear la señal de la clave para que la clave solo pueda ser efectiva la primera vez.

Cuando se reinicia, q_out

Módulo de activación de prueba, código:

Módulo T_trigger(rst, in, Q_out);

Ingrese primero , in;

Salida Q_out

reg Q_out

Siempre @(in o rst)

Inicio

if(!rst)Q_out lt;=0;

else Q_out lt=in^q_out;

Fin

Módulo terminal

En cuanto a la pantalla del tubo digital, consulte mi programa a continuación:

Módulo shumaguan(data, rst, m1, m2);

Entrada primera

Entrada [4:0] datos;

salida[6:0]m1, m2;

reg[6:0]m1, m2;

reg[ 3:0]n1,N2;

reg[7:0]db[9:0];

Parámetros

db[0]= 7' b 1000000; db[1]= 7' b 1111001; db[2]= 7' b 0011001; db[5]= 7' b 0010010; db[6]= 7' b 0000010; db[9]= 7' b 0010000;

siempre @(data)

iniciar

si (!rst)

Iniciar

m 1 lt ;= db[0];

m2 lt= db[0];

Fin

Otros

Inicio

n 1 lt; = datos/' d 10;

n2 lt= datos ' d 10;

m 1 lt;= db[n 1];

m2 lt= db[N2];

Fin

Fin

Fin del módulo