¿Cuál es la relación entre JTAG y la tecnología de escaneo de límites?
La literatura se refiere a JTAG como una tecnología de escaneo de límites.
La prueba de escaneo de límites se desarrolló a mediados de la década de 1980 como una interfaz JTAG para abordar problemas de acceso físico a las PCB, como los que surgen de conjuntos de placas de circuitos cada vez más abarrotados causados por las nuevas tecnologías de empaquetado. El escaneo de límites incorpora circuitos de prueba a nivel de chip, lo que da como resultado un protocolo de prueba integral a nivel de placa.
Utilizando el escaneo de límites, el estándar de la industria desde 1990 como IEEE 1149.1, puede probar, depurar y programar dispositivos dentro del sistema y diagnosticar problemas de hardware incluso con los componentes más complejos.