¿Qué significa la síntesis de fpga?

La síntesis para fpga es la conversión de código RTL (VHDL o Verilog) en otro archivo descriptivo. MAPPER y las herramientas de diseño pueden luego pasar a las herramientas de diseño basadas en este archivo de descripción.

De hecho, un método más directo es abrir directamente el archivo .edf para leerlo y tener una idea aproximada.

Si no lo entiendes, piensa que es como pasar de C al lenguaje ensamblador, aunque este mapeo no es del todo correcto.